全球电子设计创新的领导者 Cadence 发布了 Virtuoso，发布了 IC6.1.8 版本ISR36 是一种基于系统的整体解决方案，可提供从单个原理图驱动 IC 和封装的仿真和 LVS 清洁布局的功能。
IC6.1.8 ISR36 更新内容，日期：2024 年 9 月
3028249 使用 OCEAN XL 脚本时 Virtuoso 意外退出
3017995 AMS UNL 无法列出具有一百万个引脚的设计
2974833 当使用表达式定义原理图实例属性时，Virtuoso SystemVerilog Netlister 会生成错误的网表
2971043 避免在创建自动通过时显示重复的警告消息以报告输入图层的不兼容比例
Cadence Virtuoso 系统设计平台将两项世界一流的 Cadence 技术（定制 IC 设计和封装/PCB 设计/分析）结合在一起，创建了一种整体方法，可自动化和简化多芯片异构系统的设计和验证流程。利用 Virtuoso 原理图编辑器和 Virtuoso 模拟设计环境，它为 IC 和封装/系统级设计捕获、分析和验证提供了一个单一平台。
此外，Virtuoso 系统设计平台还提供了与 Cadence SiP 级实施环境和 Clarity 3d Solver 的自动双向接口。Virtuoso 系统设计平台允许 IC 设计人员轻松地将系统级布局寄生参数纳入 IC 验证流程，通过将封装/电路板布局连接数据与 IC 布局寄生电气模型相结合，可以节省时间。然后可以轻松使用自动生成的“系统感知”原理图来创建最终电路级仿真的测试台。
Virtuoso 系统设计平台使整个流程自动化，消除了将系统级布局寄生模型重新集成到 IC 设计人员流程中的高度手动且容易出错的过程。
Product Name: Virtuoso
Version: Hotfix IC6.1.8 ISR36 and Base IC06.18.000
Supported Architectures: x86_64
Website Home Page : http://www.cadence.com
Languages Supported: english
System Requirements: Linux **
Size: 18.3 Gb
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