全球电子设计创新的领导者 Cadence Design Systems, Inc. 推出了 Virtuoso，发布版本IC6.1.8 ISR32 (06.18.320)，这是一个整体的、基于系统的解决方案，提供了驱动 IC 和封装的仿真和 LVS-clean 布局的功能一个单一的示意图。由云创源码loowp.com编辑分享。
Cadence Virtuoso 系统设计平台链接两项世界级的 Cadence 技术——定制 IC 设计和封装/PCB 设计/分析——创建了一种整体方法，可以自动化和简化多芯片异构系统的设计和验证流程。利用 Virtuoso 原理图编辑器和 Virtuoso 模拟设计环境，它为 IC 和封装/系统级设计捕获、分析和验证提供了一个平台。
此外，Virtuoso System Design Platform 提供与 Cadence SiP 级实现环境和 Clarity 3d Solver 的自动化双向接口。Virtuoso 系统设计平台允许 IC 设计人员轻松地将系统级布局寄生包含在 IC 验证流程中，通过将封装/电路板布局连接数据与 IC 布局寄生电气模型相结合来节省时间。自动生成的“系统感知”原理图可以轻松用于创建最终电路级仿真的测试平台。Virtuoso 系统设计平台使整个流程自动化，消除了将系统级布局寄生模型集成回 IC 设计流程的高度手动且容易出错的过程。
Cadence Virtuoso 系统设计平台链接了两种世界一流的 Cadence 技术——定制 IC 设计和封装/PCB 设计/分析——创建了一种整体方法，可以自动化和简化多芯片异构系统的设计和验证流程。
利用 Virtuoso 原理图编辑器和 Virtuoso 模拟设计环境，它为 IC 和封装/系统级设计捕获、分析和验证提供了一个单一平台。此外，Virtuoso 系统设计平台提供与 Cadence SiP 级实施环境和 Clarity 3d Solver 的自动双向接口。
Virtuoso 系统设计平台使 IC 设计人员能够轻松地将系统级布局寄生参数包含在 IC 验证流程中，通过将封装/电路板布局连接数据与 IC 布局寄生电气模型相结合来节省时间。自动生成的“系统感知”原理图可以轻松用于创建最终电路级仿真的测试平台。Virtuoso 系统设计平台使整个流程自动化，消除了将系统级布局寄生模型集成回 IC 设计人员流程的高度手动且容易出错的过程。
安装激活教程参考：《CentOS Linux服务器上Cadence Virtuoso IC618安装教程》
Product: Cadence Virtuoso
Version: IC6.1.8 ISR32 (06.18.320) hotfix
Supported Architectures: x86_64
Website Home Page : http://www.cadence.com
Languages Supported: english
System Requirements: Linux *
Size: 11.6 Gb
Bitness of Operating System: x64
Architecture: x86_64
Supported OS: RHEL 6.5, RHEL 7, SLES 11, SLES 12
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