SystemVerilog验证全面学习培训视频教程第2部分：通用外设存储器和总线协议验证

我们本课程的目标是借助本课程第一部分中讨论的基础知识来构建逻辑，以执行这些常见子系统的验证。我们从验证数据触发器和 FIFO 开始我们的课程，然后继续验证常见的数据通信协议，即 SPI、UART 和 I2C。最后，我们将执行总线协议的验证，即 ABP、AHB、AXI 和 Whishbone 协议。

发表于 04/2022
MP4 | 视频：h264, 1280×720 | 音频：AAC，44.1 KHz，2 Ch
类型：eLearning | 语言：英语 + 英语字幕srt | 时长：150 节课（15h 19m）| 大小：5.6 GB

你会学到什么

• Verification of Memories viz. FIFO
• Verification of Bus Protocols viz. APB, AHB, AXI, Whishbone
• Verification of Interface Communication Protocols viz. SPI, UART, I2C
• Verification of Simple Compinational Block viz. Adder
• Verification of Simple Sequential Block viz. Data Flipflop

要求

Verilog 基础，数字电子学

描述

VLSI产业可以分为两个分支，即RTL的设计和RTL的验证。Verilog 和 VHDL 仍然是大多数从事 RTL 设计的设计工程师的热门选择。功能验证也可以使用硬件描述语言来执行，但是硬件描述语言在执行代码覆盖分析、极端情况测试等方面的能力有限，有时对于复杂的系统可能无法编写 TB 代码。

SystemVerilog 已成为验证工程师执行复杂 RTL 验证的主要选择。SystemVerilog 面向对象的功能，如继承、多态性和随机化，使用户能够以最小的努力找到关键错误。

FPGA 中的每个复杂系统都是在多个子系统的帮助下构建的。这些子系统可以是简单的顺序组件/简单的组合组件/数据通信协议RTL/总线协议RTL。

一旦我们了解了执行通用子系统验证的策略，您就可以轻松地执行具有相同逻辑的任何复杂系统的验证。

我们本课程的目标是借助本课程第一部分中讨论的基础知识来构建逻辑，以执行这些常见子系统的验证。我们从验证数据触发器和 FIFO 开始我们的课程，然后继续验证常见的数据通信协议，即 SPI、UART 和 I2C。最后，我们将执行总线协议的验证，即 ABP、AHB、AXI 和 Whishbone 协议。

本课程适用于谁

任何想学习使用 SystemVerilog 进行 RTL 验证的人

课程系列

SystemVerilog验证全面学习培训视频教程第1部分：基础入门知识

SystemVerilog验证全面学习培训视频教程第2部分：通用外设存储器和总线协议验证